- 相關推薦
異步FIFO結構及FPGA設計
摘要：首先介紹異步FIFO的概念、應用及其結構，然后分析實現異步FIFO的難點問題及其解決辦法；在傳統設計的基礎上提出一種新穎的電路結構并對其進行綜合仿真和FPGA實現。1 異步FIFO介紹
在現代的集成電路芯片中，隨著設計規模的不斷擴大，一個系統中往往含有數個時鐘。多時鐘域帶來的一個問題就是，如何設計異步時鐘之間的接口電路。異步FIFO（First In First Out）是解決這個問題一種簡便、快捷的解決方案。使用異步FIFO可以在兩個不同時鐘系統之間快速而方便地傳輸實時數據。在網絡接口、圖像處理等方面，異步FIFO得到了廣泛的應用。
異步FIFO是一種先進先出的電路，使用在需要產時數據接口的部分，用來存儲、緩沖在兩個異步時鐘之間的數據傳輸。在異步電路中，由于時鐘之間周期和相位完全獨立，因而數據的丟失概率不為零。如何設計一個高可靠性、高速的異步FIFO電路便成為一個難點。本文介紹解決這一問題的一種方法。
圖1是異步FIFO的結構框圖。
由圖1可以看出：整個系統分為兩個完全獨立的時鐘域——讀時鐘域和寫時間域；FIFO的存儲介質為一塊雙端口RAM，可以同時進行讀寫操作。在寫時鐘域部分，由寫地址產生邏輯產生寫控制信號和寫地址；讀時鐘部分由讀地址產生邏輯產生讀控制信號和讀地址。在空/滿標志產生部分，由讀寫地址相互比較產生空/滿標志。
2 異步FIFO的設計難點
設計異步FIFO有兩個難點：一是如何同步異步信號，使觸發器不產生亞穩態；二是如何正確地設計空、滿以及幾乎滿等信號的控制電路。
下面闡述解決問題的具體方法。
2.1 亞穩態問題的解決
在數字集成電路中，觸發器要滿足setup/hold的時間要求。當一個信號被寄存器鎖存時，如果信號和時鐘之間不滿足這個要求，Q端的值是不確定的，并且在未知的時刻會固定到高電平或低電平。這個過程稱為亞穩態（Metastability）。圖2所示為異步時鐘和亞穩態，圖中clka和clkb為異步時鐘。
亞穩態必定會發生在異步FIFO中。圖中在異步FIFO中，電路外部的輸入和內部的時鐘之間是毫無時間關系的，因此setup/hold沖突是必然的；同在電路內部的兩個沒有關系的時鐘域之間的信號傳遞，也必須會導致setup/hold沖突。
雖然亞穩態是不可避免的，但是，下面的設計改進可以將其發生的概率降低到一個可以接受的程度。
①對寫地址/讀地址采用格雷碼。由實踐可知，同步多個異步輸入信號出現亞穩態的概率遠遠大于同步一個異步信號的概率。對多個觸發器的輸出所組成的寫地址/讀地址可以采用格雷碼。由于格雷碼每次只變化一位，采用格雷碼可以有效地減少亞穩態的產生。
②采用觸發器來同步異步輸入信號，如圖3中的兩極觸發器可以將出現亞穩態的幾率降低到一個很小的程度。但是，正如圖3所示，這種方法同時帶來了對輸入信號的一級延時，需要在設計時鐘的時候加以注意。
2.2 空/滿標志的產生
空/滿標志的產生FIFO的核心部分。如何正確設計此部分的邏輯，直接影響到FIFO的性能。
空/滿標志產生的原則是：寫滿不溢出，讀空不多讀。即無論在什么進修，都不應出現讀寫地址同時對一個存儲器地址操作的情況。在讀寫地址相等或相差一個或多個地址的時候，滿標志應該有效，表示此時FIFO已滿，外部電路應對FIFO發數據。在滿信號有效時寫數據，應根據設計的要求，或保持、或拋棄重發。同理，空標志的產生也是如此，即：
空標志
【異步FIFO結構及FPGA設計】相關文章：
一種異步FIFO的設計方法03-19
用FPGA實現異步串口與同步串口的轉換03-07
固定幾何結構的FFT算法及其FPGA實現03-18
基于EDA技術的FPGA設計03-18
異步串行通信接口的IP核設計03-18
基于FPGA的前端圖像采集卡的設計11-22