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基于VHDL的DDS的設(shè)計(jì)與分析
全部作者： 周雷 許文建 第1作者單位： 徐州中國礦業(yè)大學(xué)信息與電氣工程學(xué)院 論文摘要： 本文討論了基于FPGA芯片的直接數(shù)字頻率合成器（DDS）的設(shè)計(jì)方法。因?yàn)镈DS的實(shí)現(xiàn)依賴于高速、高性能的數(shù)字器件，使用現(xiàn)場可編程器件FPGA，利用其高速、高性能及可重構(gòu)性的特性，就能根據(jù)需要方便地實(shí)現(xiàn)各種不同頻率的信號(hào)輸出。 關(guān)鍵詞： 直接數(shù)字頻率合成器，相位累加器，VHDL (瀏覽全文) 發(fā)表日期： 2007年11月02日 同行評(píng)議：
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