基于EDA技術(shù)的現(xiàn)代電子設(shè)計方法

時間：2024-10-16 10:22:42 EDA技術(shù)培訓(xùn) 我要投稿

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　　1.引言

　　集成電路設(shè)計不斷向超大規(guī)模、低功率、超高速方向發(fā)展，其核心技術(shù)是基于EDA技術(shù)的現(xiàn)代電子設(shè)計技術(shù)。EDA(Electronic Design Automation，電子設(shè)計自動化)技術(shù)，以集成電路設(shè)計為目標(biāo)，以可編程邏輯器件(如CPLD、FPGA)為載體，以硬件描述語言(VHDL、VerilogHDL)為設(shè)計語言，以EDA軟件工具為開發(fā)環(huán)境，利用強(qiáng)大計算機(jī)技術(shù)來輔助人們自動完成邏輯化和仿真測試，直到既定的電子產(chǎn)品的設(shè)計完成。其融合了，大規(guī)模集成電路制造技術(shù)、計算機(jī)技術(shù)、智能化技術(shù)，可以進(jìn)行電子電路設(shè)計、仿真，PCB設(shè)計，CPLD/FPGA設(shè)計等。簡言之，EDA技術(shù)可概括為在開發(fā)軟件(本文用QuartusⅡ)環(huán)境里，用硬件描述語言對電路進(jìn)行描述，然后經(jīng)過編譯、仿真、修改環(huán)節(jié)后，最終下載到設(shè)計載體(CPLD、FPGA)中，從而完成電路設(shè)計的新技術(shù)。

　　以EDA技術(shù)為核心的現(xiàn)代電子設(shè)計方法和傳統(tǒng)的電子設(shè)計方法相比有很大的優(yōu)點，兩種設(shè)計方法的流程如下圖：

　　圖1 傳統(tǒng)電子設(shè)計流程圖

　　圖2 基于EDA的現(xiàn)代電子設(shè)計流程圖

　　比較兩種設(shè)計方法，基于EDA技術(shù)的現(xiàn)在電子設(shè)計方法采用自上而下的設(shè)計方法，系統(tǒng)設(shè)計的早期便可進(jìn)行逐層仿真和修改，借助計算機(jī)平臺，降低了電路設(shè)計和測試的難度，極大程度地縮短了電子產(chǎn)品的設(shè)計周期、節(jié)約了電子產(chǎn)品的設(shè)計成本。DEA技術(shù)極大的促進(jìn)了現(xiàn)代電子技術(shù)的發(fā)展，已成為現(xiàn)代電子技術(shù)的核心。

　　2.QuartusⅡ軟件開發(fā)環(huán)境介紹

　　QuartusⅡ軟件是Alter公司開發(fā)的綜合性EDA工具軟件，提供了強(qiáng)大的電子設(shè)計功能，充分發(fā)揮了FPGA、CPLD和結(jié)構(gòu)化ASIC的效率和性能，包含自有的綜合器及仿真器，支持原理圖、VHDL、VerilogHDL等多種設(shè)計輸入，把設(shè)計、布局布線和驗證功能以及第三方EDA工具無縫的集成在一起。QuartusⅡ與Alter公司的上一代設(shè)計工具M(jìn)AX+plusⅡ具有一定的相似性，和繼承性。使熟悉MAX+plusⅡ開發(fā)環(huán)境的設(shè)計人員可以快速熟練應(yīng)用。相比之下，QuartusⅡ軟件功能更為強(qiáng)大、設(shè)計電路更為便捷，支持的器件更多。增強(qiáng)了自動化程度，縮短了編譯時間，提升了調(diào)試效率。從而縮短了電子產(chǎn)品的設(shè)計周期。利用QuartusⅡ軟件進(jìn)行電子電路設(shè)計流程如圖3所示。

　　圖3 QuartusⅡ設(shè)計流程圖

　　3.在QuartusⅡ環(huán)境下的EDA方法設(shè)計實例

　　下面本文在QuartusⅡ環(huán)境下，以下降沿D觸發(fā)器的設(shè)計為例來說明基于EDA技術(shù)的現(xiàn)代電子設(shè)計方法(本文以QuartusⅡ9.0為例)。

　　3.1 在計算機(jī)上安裝QuartusⅡ9.0版本軟件

　　QuartusⅡ9.0對計算機(jī)硬件配置要求不高，現(xiàn)階段的主流配置完全可以滿足其要求。QuartusⅡ9.0安裝過程很簡單，按照提示操作即可。

　　3.2 D觸發(fā)器功能分析

　　從D觸發(fā)器真值表可以看出，當(dāng)時鐘信號clk不論是高電平還是低電平，其輸出q的狀態(tài)都保持不變，當(dāng)時鐘信號clk由高電平變?yōu)榈碗娖綍r，輸出信號q和輸入信號d的狀態(tài)相同。

　　表1 D觸發(fā)器真值表

　　輸入d 時鐘clk 輸出q

　　× 0 不變

　　× 1 不變

　　0 下降沿 0

　　1 下降沿 1

　　3.3 D觸發(fā)器的VHDL描述設(shè)計

　　下面給出D觸發(fā)器的VHDL描述：

　　library ieee;

　　use ieee.std_logic_1164.all;

　　entity dff1 is

　　port(d，clk：in std_logic;

　　q：out std_logic);

　　end dff1;

　　architecture bhv of dff1 is

　　begin

　　process(clk)

　　begin

　　if clk='1' then

　　q<=d;

　　end if;

　　end process;

　　end bhv;

　　上面程序在QuartusⅡ9.0環(huán)境下，經(jīng)保存后進(jìn)行編譯，然后可進(jìn)行波形仿真。

　　3.4 設(shè)計仿真

　　VHDL描述程序編譯后，建立矢量波形文件，之后可以進(jìn)行波形仿真，得到如下波形仿真圖(如圖4所示)：

　　圖4 D觸發(fā)器仿真波形圖

　　此仿真波形符合D觸發(fā)器真值表，說明電路設(shè)計正確。如果波形仿真不符合真值表，說明電路設(shè)計有問題，此時可以回到3.3步驟修改VHDL描述程序，直至仿真結(jié)果正確為止。

　　波形仿真正確后，可得出相應(yīng)的邏輯電路圖，D觸發(fā)器電路圖(如圖5所示)如下：

　　圖5 D觸發(fā)器邏輯電路圖

　　3.5 配置下載測試

　　整個電路設(shè)計、編譯仿真無誤后，按照FPGA開發(fā)板說明書進(jìn)行引腳鎖定，重新進(jìn)行編譯后，然后通過下載電纜線，將產(chǎn)生的sof文件下載至FPGA中，對電路進(jìn)行測試、驗證，完成電路的最終設(shè)計。

　　4.結(jié)束語

　　本文以QuartusⅡ開發(fā)環(huán)境下的實際電路設(shè)計為例，介紹了基于EDA技術(shù)的現(xiàn)代電子設(shè)計方法。通過設(shè)計過程可知，DEA技術(shù)在現(xiàn)代電子電路設(shè)計中的重要性。在電子技術(shù)飛速發(fā)展的信息時代，EDA技術(shù)也在不斷發(fā)展。電子產(chǎn)品設(shè)計者有必要熟練掌握硬件描述語言、可編程邏輯器件以及各種主流軟件開發(fā)環(huán)境，這樣才可以在最短的時間內(nèi)完成高質(zhì)量的電子產(chǎn)品設(shè)計任務(wù)。

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